摘要：En este artículo, se presenta un circuito "ganador toma todo" (WTA) de baja complejidad en modo de corriente con salidas digitales. La propuesta se basa en el uso de un inversor que utiliza la técnica de Quasi-FG, el cual, realiza una integración de corriente y el cómputo de la celda ganadora. El diseño fue implementado usando una tecnología de doble polisilicio y tres capas de metal para interconexión en tecnología CMOS de 0.5µm. El circuito presenta buena precisión y velocidad en comparación con otras arquitecturas WTA existentes.
其他摘要：In this paper, a low-complexity current-mode Winner-Take-All circuit (WTA) of O (n) complexity with logical outputs is presented. The proposed approach employs a Quasi-FG Inverter as the key element for current integration and the computing of the winning cell. The design was implemented in a double-poly, three metal layers, 0.5µm CMOS technology. The circuit exhibits a good accuracy-speed tradeoff when compared to other reported WTA architectures.
